搭建你的数字积木——数字电路与逻辑设计（Verilog HDL&Vivado版）

作者：汤勇明、张圣清、陆佳华
定价：49元
印次：1-3
ISBN：9787302466628
出版日期：2017.06.01
印刷日期：2018.01.02

本书系统论述了数字电路与逻辑设计的理论、方法与实践技术。全书基于Verilog HDL与Vivado开发环境，共18章，详尽介绍了如下内容： 逻辑设计与Vivado基础、布尔代数与Verilog HDL基础、组合逻辑电路设计基础、时序逻辑电路设计基础、有限状态机设计基础、逻辑设计工程技术基础、Vivado数字积木流程、串列通信接口控制器、RAM接口控制器、字元点阵显示模组接口控制器、VGA接口控制器、数字图像採集、数字逻辑系统设计案例、单周期CPU设计案例、数位讯号处理设计案例、数字图像处理设计案例、大学生FPGA设计案例以及Xilinx资源导读。为便于教师和广大读者学习与动手实践，本书配套提供了教学课件、教学视频及程式代码等教学资源。

本书适合作为普通高等院校电子信息类、自动化类专业的本科生教材，也可作为相关专业研究生参考教材，并适合作为电子与电气工程技术领域的科研工程技术人员的参考用书。

第一部分逻辑设计基础

第1章逻辑设计概述及Vivado基础

1.1逻辑设计概况

1.2Verilog HDL语言基础

1.2.1硬体描述语言概述

1.2.2Verilog HDL语言要素和设计流程

1.3PLD器件基础

1.3.1可程式逻辑器件技术发展历程

1.3.2FPGA和CPLD简介

1.3.3Xilinx FPGA介绍

1.3.4FPGA选型应该考虑的问题

1.4Vivado开发环境及设计流程

1.4.1Vivado功能介绍

1.4.2Vivado用户界面介绍和选单操作

1.4.3Vivado开发流程

第2章布尔代数和Verilog HDL基础

2.1布尔代数

2.1.1三种基本逻辑门

2.1.2四种常用逻辑门

2.2布尔定律

2.2.1单变数布尔定律

2.2.2双变数和三变数的布尔定律

2.3布尔代数化简

2.3.1公式法化简

2.3.2卡诺图化简

2.4Verilog HDL语言基础

2.4.1Verilog HDL模组及连线埠

2.4.2Verilog HDL数据类型声明

2.4.3Verilog HDL运算操作

第3章组合逻辑电路设计基础

3.1组合电路中的always块

3.1.1基本语法格式

3.1.2过程赋值

3.1.3变数的数据类型

3.1.4简单实例

3.2条件语句

3.2.1ifelse语句

3.2.2case语句