低泄漏，1.1V

性能，1.0V

频率

频率

530~600 MHz

>1GHz

0.27mm2

0.27mm2

0.53mm2

0.53mm2

0.68mm2

0.68mm2

0.12 mW/MHz

<0.08mW/MHz

13 DMIPS/mW

>20 DMIPS/mW

每个核心 1.57 DMIPS/MHz

1-4 个核心
还提供单核版本

ARM
Thumb&reg;-2 / Thumb
DSP & SIMD 扩展
VFPv3 浮点（可选）
NEON™ 高级 SIMD （可选）
Jazelle&reg; DBX 和 RCT

ARMv7 记忆体管理单元

CoreSight™ DK-A5

可为传统 ARM 代码提供最高性能，对于存储指令占用的记忆体，最多可节省 30% 的空间。

TrustZone&reg; 技术

确保全全套用的可靠实现，适合从数字着作权管理到电子支付等套用。获得技术和行业合作伙伴的广泛支持。

可选 Cortex-A5 NEON 可提供 Cortex-A5 浮点单元的性能和功能以及 ARM NEON 高级 SIMD 指令集实现，以便进一步提高媒体和信号处理功能的速度。
MPE 扩展 Cortex-A5 浮点单元 (FPU)，提供一个附加暂存器集，在 8 位、16 位和 32 位整型以及 32 位浮点数据类型的基础上支持一组丰富的 SIMD 操作。

可选 Cortex-A5 FPU 是具有 16 个双精度暂存器的 ARM 矢量浮点 v3 体系结构 (VFPv3-D16) 的实现。该单元提供浮点计算功能，符合 ANSI/IEEE 标準 754-1985、二进制浮点运算的 IEEE 标準 (IEEE 754)。
FPU 支持 VFPv3 体系结构中的所有数据处理指令和数据类型，完全支持单精度和双精度加法、减法、乘法、除法、乘累积和平方根运算。它还提供定点和浮点数据格式之间的转换以及浮点常数指令。

最多可使即时生产 (JIT) 和提前编译的位元组码语言的代码大小缩小 3 倍，同时还支持 Java 指令的直接位元组码执行，以便提高传统虚拟机的速度

可在 4-64K 範围内单独配置功率最佳化的 L1 指令和数据高速快取。 提供了ARM SRAM 的最佳化实例。

Cortex-A5 实现支持多个未决事务的 64 位统一 AXI 汇流排，具有超过 ARM1176JZ-S 的 3 倍记忆体频宽。

SCU 是 ARM 多核技术的中央智慧型单元，负责管理互连、仲裁、通信、高速快取之间的传输和系统记忆体传输、高速快取一致性以及支持所有多核技术的处理器的其他功能。
Cortex-A5 MPCore 处理器也向其他系统加速器和非快取 DMA 驱动的主外设公开这些功能，以便通过共享对处理器高速快取层次结构的访问来提高性能并降低系统範围内的功耗。这一系统一致性还可降低在各个作业系统驱动程式中维持软体一致性所涉及的软体複杂性。

SCU 上的此 AMBA&reg; 3 AXI™ 兼容的辅助接口为各种系统主机提供了一个互连点，出于总体系统性能、功耗或软体简化的原因，这些接口更易于直接连线 Cortex-A5 MPCore 处理器。
该接口可用作标準的 AMBA 3 AXI 辅助接口，它支持所有标準读写事务，而对连线的组件没有任何其他一致性要求。不过，针对一致的记忆体区域的任何读事务都会与 SCU 互动，以测试所需信息是否已存储在处理器的 L1 高速快取内。如果存储在其中，则会将其直接返回到请求组件。如果未存储在 L1 高速快取中，则在最后转发到主记忆体之前还有机会存储在 L2 高速快取中。
对于针对任何一致的记忆体区域的写事务，在将写入数据转发到记忆体系统之前，SCU 会强制其保持一致性。此外，此事务还可分配到 L2 高速快取，从而消除直接写入对晶片外记忆体产生的功率和性能影响

实现最近标準化的、基于架构的 ARM 中断控制器后，GIC 提供了一种强大且灵活的方式，用来进行处理器间通信以及路由系统中断和确定其优先次序。在软体控制下，最多支持 224 次独立中断，每次中断均可在 CPU 之间分布，经过硬体确定优先权，然后在作业系统和 TrustZone 软体管理层之间路由。藉助半虚拟化管理器，此路由灵活性以及支持虚拟化作业系统中断这一特性赋予了增强解决方案功能所需的其中一个主要功能。